A Systematic Approach For Register File Design in Fpgas
Summary:
For the future of computing, wide usage of heterogeneous and parallel architectures is indispensable since advances in technology scaling cannot satisfy the expected increase in performance of computational platforms anymore. FPGA is a promising platform for such computing systems due to its configurable structure. Each part of an FPGA can be configured to perform a different task that it is best suited for. Multi-port and fast register files are very essential for this type of data intensive computational systems. Otherwise, available computational power cannot be utilized properly. When the characteristics of processing elements are different, such a system needs a heterogeneous register file (RF) that can serve different parts of the FPGA with different characteristics in terms of running frequency, data consumption/production rate, required number of ports, data widths, address spaces and endianness. In this dissertation, we firstly propose a new multi-port RF design which exploits the banking and replication of BRAMs with efficient shift register based multi-pumping (SR-MPu) approach. We also model this register file for the use of HLS tools. Finally, we propose a heterogeneous register file (HRF) architecture for FPGA-based heterogeneous systems. In this RF, world length and address spaces of the processing elements are adjustable. For the power and area reduction, the design takes advantage of frequency differences between processing elements by an efficient multi-pumping system. According to the literature, this is the first study on FPGA-based heterogeneous RFs. Experimental results show that both RF architectures outperform conventional RFs.
Özet:
Günümüz teknolojisindeki gelişmeler ölçeklenebilirlik alanındaki beklenen verim artışını karşılayamadığından dolayı geleceğin hesaplama sistemleri için heterojen ve eş zamanlı mimarilerin yaygın kullanımı kaçınılmazdır. Yeniden betimlenebilir yapısı sayesinde alanda programlanabilir kapı dizileri (APKD=FPGA) bu tür mimariler için gelecek vaat eden bir altyapıdır. APKD'nin her bir birimi kendisine uygun olan farklı bir görevi yapmak üzere betimlenebilir. Bu tür veri bağımlı hesaplama mimarileri için çoklu giriş-çıkışlı ve hızlı yazmaç dosyası olmadığı takdirde mevcut hesaplama gücü israf edilmiş olur. Her bir işlem biriminin nitelikleri farklı olduğunda ise, bu mimari çalışma hızı, veri üretim/tüketim oranı, ihtiyaç duyulan port sayısı, veri yolu genişliği, adres aralığı, bitlerin dizilimi gibi farklı nitelikler açısından APKD'nin her bir ünitesine hizmet verebilecek bir heterojen yazmaç dosyasına ihtiyaç duyulmaktadır. Bu tezde, çoklu giriş-çıkışlı yazmaç dosyası tasarımı önerilmiştir. Bu yazmaç dosyası, APKD içinde bulunan rastlantısal erişim hafızasının kümeleme ve kopyalama yöntemlerinin verimli kaydırma yazmacı tabanlı çoklu pompalanma yöntemiyle tasarlanmıştır. Sayısal tasarıma ek, bu yazmaç dosyası yüksek seviyeli sentez araçları için modellenmiştir. Bu çalışma daha da ilerletilerek, APKD tabanlı heterojen sistemler için heterojen yazmaç dosyası tasarlanmıştır. Bu yazmaç dosyasında, işlem ünitelerinin veri genişiliği ve adres aralıkları ayarlanabilmektedir. Harcanan güç ve alan miktarlarının azaltılması için, çoklu pompalama yönteminden faydalanılmıştır. Bu yöntem işlemci ile yazmaç dosyası arasndaki hız farklarını kullanmaktadır. Bu çalışma APKD tabanlı heterojen yazmaç dosyaları alanındaki ilk çalışmadır. Deney sonuçlarına göre her iki yazmaç dosyası mimarisi de geleneksel mimarilere göre daha yüksek başarımlıdır.